SHA-3のパフォーマンスを最適化するためにSLX FPGAを使用してHLSを使用

HLS最適化ツールは、エキスパートエンジニアの手動による最適化よりも優れているでしょうか。本ホワイトペーパーでは、SLX FPGAを使用してセキュア ハッシュ アルゴリズムの最適化を実施しています。同じアルゴリズムに手動でのHLSを実装した結果と自動でHLSを実装した結果を比較すると、SLX FPGAを使用した結果、最適化されていない実装よりもほぼ400倍近く高速になり、手動で最適化されたバージョンよりも14%優れています。更に、より資源効率的で、look-up tableの消費量は約3.6倍、flip-flopの消費量は1.76倍減少しました。

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ホワイトペーパーでは、以下のデザインフローの手順を詳細に述べております。

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  • HLSでの合成不可能なコードのリファクタリング ー SLXツールは、プログラマーに合成不可能なコードの自動化およびガイド付きリファクタリングを支援します。
  • 並列性の検出 ー SLX FPGAは並列性を検出し、開発者がハードウェア実装を活用できるガイドをしめします。また、SLX FPGAは並列化を妨げる部分にフラグを立て、ユーザーがそれらを排除し、並列処理をさらに追加できるように援助します。
  • HW最適化 - SLX FPGAは、適切な関数のパイプライン化、またループ展開の調査を実行し、ターゲットプラットフォームで利用可能なインターフェイスの配列分割とデザインスペースを通じてハードウェアにデータを提供します。
  • プラグマ挿入 ー 最適化されたハードウェア実装が決定されると、SLX FPGAはHLSプラグマを挿入し、HLSコンパイルエラーに対してハードウェアでの関数の実装方法を指示します。
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ZUBAIR WADOOD

Zubair Wadoodは株式会社Silexicaの技術的なマーケティングエンジニア。2014年、ベルギーのルーヴェン大学でコンピューターサイエンスの博士号を取得。現在の関心は組み込みシステムと高性能コンピュータリング。Silexicaに入社前、メンターグラフィックとu-bloxで勤務。

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